module registro(out, in, beta, clock);

   output out; 
   input  in; 
   input  beta; 
   input  clock; 

   reg    r; 

   initial 
     begin
	r = 1'b0;
     end

   always @ (posedge clock) 
     begin
	if(beta==1) 
	  #1 r = in;   // ritardo di un tp per la scrittura del registro 
     end
   
   assign 
     out = r; 

endmodule